[00285632]一种基于闪存页错误特性降低LDPC译码延迟的方法
交易价格：
面议
所属行业：
电子元器件
类型：
发明专利
技术成熟度：
正在研发
专利所属地：中国
专利号：CN201710563434.6
交易方式：
技术转让
技术转让
技术入股
联系人：
华中科技大学
进入空间
所在地：湖北武汉市
- 服务承诺
- 产权明晰
-
资料保密
对所交付的所有资料进行保密
- 如实描述
技术详细介绍
摘要：本发明公开了一种基于闪存页错误特性降低LDPC译码延迟的方法，随着MLC NAND闪存制成工艺的提升，存储单元的尺寸越来越小单元之间的耦合干扰变得更加强烈，引起高的比特错误率，高的比特错误率严重影响着数据的可靠性。具有强纠错能力的LDPC码被广泛使用以保证数据可靠性。然而，当采用LDPC码时，MLC NAND闪存的MSB页和LSB页有着不平衡的译码延迟，LSB页的译码延迟高于MSB页的译码延迟由于LSB页有着较高的比特错误率，造成差的MLC闪存读性能。本发明根据MSB页的译码结果和保存错误模式为LSB页译码提供有利信息用以降低LSB页的译码延迟，从而缩小这两个页之间译码延迟的差距以提高MLC闪存读性能。
摘要：本发明公开了一种基于闪存页错误特性降低LDPC译码延迟的方法，随着MLC NAND闪存制成工艺的提升，存储单元的尺寸越来越小单元之间的耦合干扰变得更加强烈，引起高的比特错误率，高的比特错误率严重影响着数据的可靠性。具有强纠错能力的LDPC码被广泛使用以保证数据可靠性。然而，当采用LDPC码时，MLC NAND闪存的MSB页和LSB页有着不平衡的译码延迟，LSB页的译码延迟高于MSB页的译码延迟由于LSB页有着较高的比特错误率，造成差的MLC闪存读性能。本发明根据MSB页的译码结果和保存错误模式为LSB页译码提供有利信息用以降低LSB页的译码延迟，从而缩小这两个页之间译码延迟的差距以提高MLC闪存读性能。
