[01129411]ARM+FPGA组成的计数器装置及其实现方法

在PLC的应用系统中,计数器通常分为保持型和非保持型计数器;又可分为增计数器和增/减可控计数器,增/减可控计数器是处于增计数还是处于减计数由指定的特殊寄存器状态来控制,计数器属于哪种类型则由事先设计好的计数器编号确定。PLC用户程序执行某一个计数器软元件输出指令时,首先根据给定的计数器编号判断是增计数器还是增/减可控计数器,对于增/减可控计数器需要判断是处于增计数状态还是减计数状态,还需进一步判断计数器是处于失电还是得电状态,如果处于得电状态,需要判断计数条件是否满足,如果计数条件不满足,PLC用户程序可以不对该计数器作任何操作,如果计数条件满足需要将该计数器的计数动态参数单元中的值进行加1或减1计算,然后与该计数器的设置值进行比较,如果计数动态值小于/大于设置值,设置已得电计数的标志,如果相等,则设置该计数器软触头单元状态为“1”,如果处于失电状态,清得电计数的标志;PLC用户程序在执行某一个计数器的复位指令时,需要进行以下操作：清该计数器得电计数的标志,清该计数器的软触头单元内容为“0”,以及清该计数器动态参数单元内容。 PLC执行计数器输出指令时,若计数器处于得电且计数条件满足,进行加1/减1操作之后与计数器计数的设置值相等时需要较多的操作,具体为：根据输出指令给定的计数器编号判断计数器类型的步骤需要一到二次;需要判断一次得电或失电的状态;如果是得电状态还需要判断是否满足计数条件,若满足计数条件需要加1一次/减1一次,需要判断一次是否等于设置值,如果计数动态值等于设置值,还需设置该计数器软触头单元状态为“1”;PLC完成执行输出命令的操作,需要判断四次/五次,加1/减1一次,设置位单元状态一次,共计需要操作八次/九次。操作最少次数的是继电器得电不满足计数的状态,只需判断二次/三次,增/减可控计数器的加1和减1操作采用补码,其计数动态参数值与计数设置值大小的比较应用补码进行比较,或将补码转换成原码再进行比较。 执行计数器复位指令时,清标志二次,清数据一次或清数据二次;计数器在各种运行状态下,其执行计数器指令操作步数不一样,在PLC用户程序中,计数器使用的数量越多,则PLC用户程序的执行周期时间变化越大,执行计数器输出指令占用时间也越长,延长了PLC用户程序的执行周期。 为了解决上述技术问题,自主研制一种ARM+FPGA组成的计数器装置,其技术方案是：充分应用FPGA的并行处理功能设计硬连接电路,以ARM微处理器为控制核心、以FPGA进行并行计数处理,包括：ARM控制模块、FPGA计数器模块、存储器模块、SDRAM掉电保护模块、电源模块以及双口RAM模块;ARM控制模块与存储器模块、双口RAM模块连接,FPGA计数器系统模块与双口RAM模块、SDRAM掉电保护模块连接;在执行PLC用户程序的计数器处理指令时,当计数条件满足,ARM控制模块向双口RAM模块传输运行状态信息,否则,向双口RAM模块传输停止运行信息;当程序读取软触头存储单元信息时,从双口RAM模块读取该触头状态信息。FPGA计数器模块以计数器控制器为核心,完成增计数器和增/减计数器判断、计数处理及实时计数参数传输;FPGA计数器模块从双口RAM模块中接收ARM控制模块发出的计数器处理指令进行循环操作,计数器的数量只受SDRAM计数器动态参数存储器、计数器软触头位单元和双口RAM模块中容量和地址线的限制,只要增加SDRAM计数器动态参数存储器、计数器软触头位单元和双口RAM模块中的存储器容量,以及增加地址线的根数,计数器的个数可以成倍数的增加,其设置的计数器数量能够达到数百个乃至千余个,且不需要在ARM控制模块中编制计数参数的处理过程,只是将每个计数器作为普通存储单元进行读写和判断操作,本发明计数操作不占用PLC用户程序执行时间,适合需要数量众多计数器计数与计数控制的系统需求,以及对计数精度要求很高的系统,尤其适应于PLC控制系统。 本发明技术不但具有微处理器计数器的主要功能之外,还有如下有益效果和特点： （1）计数器数量和计数位数可重构。根据FPGA的特点,其内部硬连接电路通过下载程序实现,其计数数据的位宽和计数器的数量可以根据用户要求进行重构,而不同于通常的计数器芯片或微处理器嵌入的计数器,其位宽和计数器数量是不可以改变的。 （2）具有并行执行操作的特点,无论计数器的数量为多少,每个计数器的运行不占用微处理器执行程序的时间。 （3）封装成为独立的FPGA芯片,并与微处理器总线连接。 本发明专利于2014年02月26日获得授权,依据该发明技术的研究思路,应用FPGA的并行处理功能,将进一步完善该发明技术的功能,并将积极与生产机电液 一体化装备、自动化装置和仪器仪表生产厂家联系,实现发明技术的转让和产品化,为广西经济建设服务。